職位描述

Responsibilities

• 1.負(fù)責(zé)模塊級(jí)、子系統(tǒng)級(jí)、系統(tǒng)級(jí)、門級(jí)仿真驗(yàn)證工作
• 2.保證所負(fù)責(zé)驗(yàn)證模塊的質(zhì)量
• 3.協(xié)助設(shè)計(jì)、FPGA測(cè)試 定位設(shè)計(jì)中的問(wèn)題

Requirements

• 1.熟練使用Verilog、SystemVerilog、UVM
• 2.熟練使用 VCS Verdi 等仿真調(diào)試工具
• 3.有實(shí)際SoC驗(yàn)證經(jīng)驗(yàn)
• 4.可以獨(dú)立搭建 模塊級(jí) 系統(tǒng)級(jí)驗(yàn)證環(huán)境者優(yōu)先考慮

職位描述

Responsibilities

• 1.參與數(shù)字芯片系統(tǒng)/模塊設(shè)計(jì)
• 2.完成模塊級(jí)結(jié)構(gòu)設(shè)計(jì)、RTL實(shí)現(xiàn)以及自測(cè)工作
• 3.完成邏輯綜合及PPA（Performance，Power，Area）分析、優(yōu)化
• 4.支持FPGA工程師進(jìn)行原型驗(yàn)證
• 5.參與定制系統(tǒng)測(cè)試方案，并支持芯片測(cè)試
• 6.負(fù)責(zé)相關(guān)技術(shù)文檔編寫(xiě)

Requirements

• 1. 微電子、電子工程或相關(guān)專業(yè)本科、碩士及以上學(xué)歷，2年以上工作經(jīng)驗(yàn)
• 2.熟練掌握Verilog和相關(guān)仿真環(huán)境
• 3.熟悉數(shù)字電路設(shè)計(jì)和驗(yàn)證方法學(xué)
• 4.熟悉EDA工具和腳本語(yǔ)言
• 5.熟悉AMBA總線協(xié)議(AXI/APB/AHB)，具有流片經(jīng)驗(yàn)者優(yōu)先
• 6.熟悉DDR、PCIe、USB、Ethernet等各種高速接口優(yōu)先
• 7.具備良好的溝通能力和團(tuán)隊(duì)合作精神

職位描述

Responsibilities

• 1. 參與或獨(dú)立完成公司系列產(chǎn)品的版圖實(shí)現(xiàn)任務(wù)
• 2. 從RTL邏輯綜合，版圖布局，芯片供電設(shè)計(jì)，布局與布線，時(shí)鐘樹(shù)綜合，時(shí)序收斂到電源與信號(hào)完整性分析以及版圖驗(yàn)證（DRC/LVS/Antenna）等數(shù)據(jù)簽核
• 3. 從事具有不同技術(shù)挑戰(zhàn)的產(chǎn)品實(shí)現(xiàn)，如3DIC，高速高帶寬以及低功耗等技術(shù)領(lǐng)先的SOC設(shè)計(jì)
• 4. 與前端設(shè)計(jì)緊密配合，了解設(shè)計(jì)需求與結(jié)構(gòu)，實(shí)現(xiàn)項(xiàng)目流片

Requirements

• 1. 三年以上后端版圖設(shè)計(jì)經(jīng)驗(yàn)。具備芯片級(jí)版圖設(shè)計(jì)的基本知識(shí)。了解深亞微米設(shè)計(jì)中的技術(shù)問(wèn)題并具備獨(dú)立解決問(wèn)題的能力
• 2. 了解層次化設(shè)計(jì)方法，能夠獨(dú)立完成模塊級(jí)數(shù)字電路版圖設(shè)計(jì)，從邏輯綜合、版圖設(shè)計(jì)到時(shí)序分析
• 3. 熟悉靜態(tài)時(shí)序分析，熟悉寄生參數(shù)抽取，了解noise以及Crosstalk相關(guān)知識(shí)，熟練使用Star-rc進(jìn)行及寄生參數(shù)抽取并使用靜態(tài)時(shí)序分析工具PrimeTime進(jìn)行時(shí)序分析以及時(shí)序收斂
• 4. 了解功耗分析以及IRDrop和EM分析原理，具備使用相關(guān)流程進(jìn)行分析的能力
• 5. 具備版圖驗(yàn)證的相關(guān)知識(shí)并使用Calibre進(jìn)行版圖驗(yàn)證的經(jīng)驗(yàn)
• 6. 能夠熟練使用Cadence/Synopsys/Mentor中任意EDA廠商的相關(guān)版圖實(shí)現(xiàn)工具
• 7. 具備一定的TCL/Perl腳本編程能力
• 8. 具備良好的溝通能力和團(tuán)隊(duì)合作精神

職位描述

Responsibilities

• 1. 參與高速接口電路頂層架構(gòu)的設(shè)計(jì)建模，各模塊Spec定義等
• 2. 負(fù)責(zé)芯片中的高速接口電路的研發(fā)與設(shè)計(jì)
• 3. 對(duì)需要校準(zhǔn)的模塊給出校準(zhǔn)方案，并和數(shù)字電路聯(lián)合仿真驗(yàn)證
• 4. 指導(dǎo)版圖工程師進(jìn)行版圖設(shè)計(jì)及優(yōu)化
• 5. 負(fù)責(zé)高速接口設(shè)計(jì)、高速時(shí)鐘設(shè)計(jì)的文檔編寫(xiě)，測(cè)試支持以及調(diào)試工作

Requirements

• 1. 碩士畢業(yè)，有三年以上高速接口電路設(shè)計(jì)經(jīng)驗(yàn)
• 2. 具有Serdes, DDR PHY架構(gòu)或電路設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先
• 3. 對(duì)于先進(jìn)工藝熟悉，有流片經(jīng)驗(yàn)者優(yōu)先
• 4. 掌握并能熟練使用Cadence, HSPICE, Finesim等EDA工具
• 5. 有較好的團(tuán)隊(duì)合作精神
• 6. 有較好的英語(yǔ)聽(tīng)說(shuō)讀寫(xiě)能力

職位描述

Responsibilities

• 1.高性能芯片數(shù)模混合的全定制版圖
• 2.根據(jù)預(yù)先確定的規(guī)范進(jìn)行信號(hào)線以及信號(hào)總線的布局
• 3.全芯片尺寸的優(yōu)化
• 4.優(yōu)化版圖面積和寄生
• 5.頂層模塊的布局和布線
• 6.版圖物理驗(yàn)證（DRC/LVS/ERC）
• 7.根據(jù)工藝平坦化要求完成頂層FILL

Requirements

• 1. 微電子、電子工程或相關(guān)專業(yè)本科以上學(xué)歷
• 2. 熟練使用CAD軟件（virtuoso，calibre）
• 3.熟悉半導(dǎo)體工藝和器件結(jié)構(gòu)

職位描述

Responsibilities

• 1. 根據(jù)design合理設(shè)計(jì)DFT方案
• 2. 使用Mentor/Synopsys工具插入DFT電路（JTAG/BSCAN/SCAN/MBIST/LBIST等）
• 3. 對(duì)DFT電路進(jìn)行相關(guān)驗(yàn)證（ATPG/BIST仿真/IP驗(yàn)證/Formality）
• 4. DFT電路時(shí)序分析
• 5. 生成測(cè)試向量，協(xié)助Test Engineer進(jìn)行失效分析

Requirements

• 任職要求：
• 1. 熟練使用Mentor/Synopsys工具，熟練使用tcl/python等腳本語(yǔ)言
• 2. 掌握BSCAN/SCAN/MBIST/LBIST相關(guān)DFT電路知識(shí)，掌握時(shí)序分析方法
• 3. 有ATPG、仿真驗(yàn)證經(jīng)驗(yàn)，能夠獨(dú)立分析問(wèn)題
• 4. 了解IP(PLL/Sensor/PCIE/HBM/FUSE/…)基本功能及測(cè)試方法
• 5. 了解測(cè)試相關(guān)知識(shí)及分析方法